英特尔宣布完成PowerVia背部供电技术发展，并将领先业界推出
英特尔 (intel) 日前在IEDM 2023上，宣布已经完成了业界领先、且具突破性的3D堆栈CMOS晶体管，并结合了背面供电和背面触点等技术。
英特尔在IEDM 2023上展示了业界领先的最新晶体管研究成果，能够以微缩至60纳米的栅极间距垂直的堆栈互补场效应晶体管（CFET）。该技术可通过晶体管堆栈提升面积效率（area efficiency）和性能优势，还结合了背面供电和直接背面触点。该技术提凸显了英特尔在GAA（全环绕栅极）晶体管领域的领先地位，展示了英特尔在RibbonFET之外的创新能力，进而能够领先竞争。
英特尔表示，过去多年来，芯片都是像披萨一样由下而上，层层制造的。芯片制造从最小的组件──晶体管开始，然后还需要创建越来越小的线路层，用于连接晶体管与金属层，这些线路被称为信号互联接，其中还包括给晶体管供电的电源线等。当芯片的裸片制造完成后，还需要把它反转并封装起来。封装的主要是对裸片进行保护，并提供了与外部的接口，使其真正成为一个商用化的芯片。
然而，随着晶体管越来越小，密度越来越高，互联接和电源线共存的线路层变成了一个越来越混乱的架构，堆栈层数也越来越多，可能需要穿过10到20层堆栈才能为下方的晶体管提供供电和数据信号。对此，先进的芯片制造商都在努力研究背面供电技术，即寻找将电源线迁移到芯片背面的方法，进一步使得芯片正面只需要专注于与晶体管的信号互联。也就是说，芯片的制造将会先制造正面的晶体管，然后添加互联层，然后将芯片反转，并对背面进行打磨减薄，在通过纳米硅穿孔（TSV）技术在芯片背面进行制造供电网络，并与埋入式的电源轨连接。
事实上，在2023年VLSI研讨会上，英特尔就展示了制造和测试其背面供电解决方案PowerVia的过程，并公布已经有良好性能的测试结果。据英特尔介绍，电源线原本可能占据芯片上面20%的空间。但是，通过PowerVia背面供电技术，使得这些原本在上面的电源线不再需要，这也意味着互联层可以变得更宽松一些。
而根据英特尔公布已经用在Meteor Lake系列处理器中P-Core性能核心的Blue Sky Creek的测试芯片，证明了PowerVia解决了旧的披萨式制造方法所造成的问题，即电源线和互联接可以分离开来，并做得线径更大，以同时改善供电和信号传输。测试结果显示，芯片大部分区域的标准单元利用率都超过90%，同时单元密度也大幅增加，并有望降低成本。测试还显示，PowerVia将平台电压降低了30%，并完成了6%的频率提升（frequency benefit）。PowerVia测试芯片也展示了良好的散热特性，符合逻辑微缩预期将实现的更高功率密度。
在此次的IEDM 2023活动上，英特尔宣布，其PowerVia技术将于2024年生产准备就绪，率先完成背面供电技术。同时，进一步拓展背面供电技术的路径，及所需的关键制程进展。此外，该研究还强调了对背面触点和其他新型垂直互联技术的采用，进而以较高的面积效率堆栈组件。
另外，英特尔发布了其CMOS晶体管堆栈的早期研究，透射电子显微镜（TEM）图像显示了一个非常薄的栅极，位于左侧大约三分之二的位置，以及是需要独立接触顶部和底部晶体管的大型触点。由于当时英特尔只能使用正面处理技术，这意味着额外的触点必须被导出，比如远离晶体管栅极的标有Vcc触点，进而占用额外的面积，这将削弱晶体管堆栈所带来的优势。
因此，英特尔通过将晶体管堆栈与背面供电两种技术相结合来进行改善。英特尔成功地将单片NMOS和PMOS与PowerVia以及背面触点相结合，并展示了这种紧凑、高密度组件堆栈的方法，这是一种最终可能在晶体管密度的微缩中发挥作用的技术。英特尔强调，这将超越英特尔“4年5节点制程计划”，以背面供电技术继续微缩晶体管。
需要指出的是，英特尔的竞争对手抬积电将会在2025年量产的第一代的2纳米制程时导入GAA（全环绕栅极）架构，而2026年量产的第二代的2纳米制程才会导入背面供电技术。至于，韩国三星虽然在2022年的量产的3纳米制程技术上就导入了GAA架构，但是预计要等到2025年量产的2纳米制程才会导入背面供电技术。因此，由时间点来看，英特尔似乎领先了一些时间。
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